2016-redhat/notes.txt

   1 Talk contents:
   2
   3  - What precisely is offered by RISC-V?
   4
   5  - Bootstrapping Fedora.
   6
   7  - The state of RISC-V software development and the community.
   8
   9  - Are open source ISAs in Red Hat's future?
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  11 ----------------------------------------------------------------------
  12
  13 Instructions:
  14
  15 fixed size 32 bit instructions
  16 compressed instructions extension
  17 32 general purpose registers
  18 32 floating point registers (extension)
  19 zero register
  20 influenced by MIPS
  21 proven to be patent-free
  22
  23 Boring:
  24
  25 Micro-architecture independent as far as possible
  26 Micro-op fusion
  27 No register windows, branch delay slots etc
  28 Royalty free, no licensing
  29
  30 Specifications:
  31
  32   User spec 2.0 -> 2.1
  33   Priv spec 1.7 -> 1.9/2.0
  34
  35 4 open source core designs, Rocket, BOOM and two others
  36   Chisel generates Verilog
  37   Includes cache hierarchy
  38   Includes coherence between L2 caches
  39   Parameterized
  40   Targets C++ (simulation), FPGA or ASIC
  41   Proprietary tools needed if you go FPGA or ASIC route
  42
  43 Emulators
  44
  45 Toolchain
  46
  47 External projects:
  48   LowRISC = "RPi for grown-ups"
  49   SiFive
  50   Many FPGA implementations
  51   Lots of research groups
  52   Lots of small dev groups
  53
  54 Some large companies looking: NVidia, Google, AMD, HPE, IBM, Mellanox,
  55 Microsemi, Microsoft, WD, ...
  56
  57 Missing bits:
  58   PLIC (coming)
  59   any other sort of hardware, serial, ethernet, display, SATA, DDR, ...
  60   PCI (SiFive have done some work)
  61   much of this is filled in with proprietary "IP"
  62   "Minion cores"
  63
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  65
  66 Fedora
  67
  68 ----------------------------------------------------------------------
  69
  70 Software development and the community
  71
  72 ----------------------------------------------------------------------
  73
  74 Red Hat